Sonsuz dürtü yanıt filtreleri, yüksek seçicilik ve hesaplama verimliliği nedeniyle görüntü işleme, dijital sinyal işleme ve telekomünikasyon gibi modern elektrik mühendisliği uygulamalarının talebini karşılamak için sıklıkla kullanılır. Görev açısından kritik gerçek zamanlı uygulamalarda, hesaplama gecikmesi genellikle kabul edilemez. Verilerin ve katsayıların yüksek hızda işlenmesi, genel amaçlı bir mikroişlemci yerine bir dijital sinyal işlemcisi veya bir FPGA gerektirir. Son yirmi yılda, FPGA'lar paralellik ile belirlenen ölçeklenebilir performans ve çalışma zamanı yeniden yapılandırılabilirliği nedeniyle birçok sinyal işleme alanına uygulanmıştır. Bu çalışma, dördüncü dereceden ayrık zamanlı IIR eliptik bant geçiren filtrenin LabVIEW tabanlı FPGA donanım tasarımını sunar. Tasarlanan filtre, 1dB geçiş bandı dalgalanması ve 80dB durdurma bandı zayıflaması ile 2 kHz düşük ve 2.5 kHz yüksek kesme frekanslarına sahiptir. Tasarlanan filtrenin beklenen davranışı, geliştirilen VHDL modelinin işlevsel simülasyonu ile doğrulanmıştır. LabVIEW FPGA kaynak tahmini, önerilen tasarım için küçük bir ayak izi rapor etmiştir.
Infinite impulse response filters are often used to meet the demand of modern electrical engineering applications such as image processing, digital signal processing and telecommunications because of the high selectivity and computational efficiency. In mission-critical real-time applications, computational latency is usually intolerable. High-speed processing of data and the coefficients require a digital signal processor or an FPGA instead of a general-purpose microprocessor. In the last two decades, FPGAs have been applied to many fields of signal processing due to parallelism determined scalable performance and run-time reconfigurability. This study presents a LabVIEW driven FPGA hardware design of a fourth-order discrete-time IIR elliptic band-pass filter. The designed filter has 2 kHz low and 2.5 kHz high cut-off frequencies with 1dB pass-band ripple and 80dB stop-band attenuation. The expected behavior of the designed filter has been confirmed by the functional simulation of the developed VHDL model. LabVIEW FPGA resource estimation reports a compact footprint for the proposed design.
Primary Language | English |
---|---|
Subjects | Engineering |
Journal Section | Articles |
Authors | |
Publication Date | July 31, 2021 |
Published in Issue | Year 2021 Issue: 26 - Ejosat Special Issue 2021 (HORA) |